Centro de suporte para Ethernet

O Centro de suporte Ethernet IP fornece informações sobre como selecionar, projetar e implementar links Ethernet para dispositivos Agilex™ 7, Agilex™ 5, Stratix® 10, Arria® 10 e Cyclone® 10. Há também diretrizes sobre como abrir o seu sistema e depurar os links Ethernet. Esta página é organizada em categorias que se alinham com um fluxo de projeto do sistema Ethernet do início ao fim.

Obtenha suporte adicional para o projeto de protocolo de interface FPGA Agilex™ 7, projeto de protocolo de interface FPGA Agilex™ 5, jornadas guiadas passo a passo para fluxos de desenvolvimento padrão que acompanham os principais recursos críticos e documentação.

Para outros dispositivos, pesquise nas Coleções de Suporte de Dispositivos e Produtos.

Primeiros passos

Diretrizes de design de integridade de sinal de interface serial de alta velocidade da família de dispositivos Agilex™ 7

Planilha de revisão esquemática de dispositivo Agilex™ 7

Diretrizes de projeto de PCB FPGAs e SoCs Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)

Planilha de revisão esquemática de dispositivo Agilex™ 5

Que família FPGA eu devo usar?

Consulte a Tabela 1 para entender o suporte ao núcleo de propriedade intelectual (IP) Ethernet para dispositivos Agilex™, Stratix® 10, Arria® 10 e Cyclone® 10. Compare entre os quatro dispositivos para selecionar o dispositivo certo para a implementação do seu subsistema Ethernet.

Consulte os respectivos guias de usuário para entender e descobrir se os vários recursos listados na tabela acima são mutuamente exclusivos. Por exemplo: FPGA IP para Ethernet de baixa latência de 100 Gbps (para Arria® 10 dispositivos) não permite habilitar o RS-FEC e 1588 PTP simultaneamente.

Onde posso encontrar informações sobre integração de IP?

Consulte a seção Getting Started do guia do usuário do núcleo IP escolhido. Você pode também se referir aos seguintes documentos para obter detalhes:

Dispositivos Agilex™

• Guia do usuário de E/S de uso geral do Agilex™ 7 série F e série I
• Guia do usuário de configuração do Agilex™ 7
• Guia do usuário de E/S de uso geral FPGAs Agilex™ 5 e SoCs
• Guia do usuário de configuração do Agilex™ 5

Stratix® 10 dispositivos

• AN 778: Stratix® 10 uso do transceptor

Arria® 10 dispositivos

• AN 735: FPGA Diretrizes de migração do núcleo MAC IP Ethernet de baixa latência de 10 G
• AN 795: Implementando diretrizes para o subsistema Ethernet 10 G usando núcleo MAC IP de 10 G de baixa latência em dispositivos Arria® 10
• AN 808: Migrando diretrizes de 10 Arria® para 10 Stratix® 10 para um subsistema Ethernet de 10 G

Qual núcleo Ethernet IP eu devo usar?

IP FPGA para Ethernet

O portfólio FPGA IP para Ethernet contém vários tipos de IP para suportar taxas de dados de 10 Mbps a 100 Gbps. As soluções Ethernet IP abrangem o Controlador de acesso de mídia e núcleo PHY IP, que inclui tanto a conexão de meio físico (PMA) quanto a subcamada de codificação física (PCS). Para obter mais informações, consulte os seguintes guias de usuário:

Dispositivos Agilex™

• Guia do usuário Tile E Hard IP para Ethernet FPGA IP
• Guia do usuário do transceptor PHY E-Tile
• Ferramenta de posicionamento do canal E-Tile
• Ficha técnica do dispositivo Agilex™ 7
• Ficha técnica do dispositivo Agilex™ 5

Stratix® 10 dispositivos

• Guia do usuário do núcleo Ethernet de velocidade tripla IP FPGA
• FPGA guia do usuário do núcleo Ethernet de baixa latência 10 G MAC IP
• Guia do usuário do núcleo Ethernet multitaxa PHY IP Stratix® 10 de 1 G/2,5 G/5 G/10 G
• Guia do usuário do núcleo Stratix® 10 10GBASE-KR PHY IP
• Guia do usuário do núcleo IP Ethernet Stratix® 10 de baixa latência de 40 Gbps
• Guia do usuário do núcleo IP Ethernet Stratix® 10 de baixa latência de 100-Gbps
• Guia do usuário do Tile E Stratix® 10 Hard IP para Ethernet FPGA IP
• Guia do usuário do transceptor PHY Stratix® 10 E-Tile
• Guia do usuário do Tile H Stratix® 10 Hard IP para Ethernet FPGA IP
• Guia do usuário do transceptor PHY Stratix® 10 L e H-Tile
• Ficha técnica do dispositivo Stratix® 10
• Ferramenta de posicionamento do canal E-Tile

Arria® 10 dispositivos

• Guia do usuário do núcleo Ethernet de velocidade tripla IP FPGA
• FPGA guia do usuário do núcleo Ethernet de baixa latência 10 G MAC IP
• Guia do usuário do núcleo Ethernet 25 Gbps IP
• Guia do usuário do núcleo Ethernet 50 Gbps IP
• Guia do usuário do núcleo IP Ethernet 40 Gbps de baixa latência
• Guia do usuário do núcleo IP Ethernet de baixa latência de 100 Gbps
• Guia do usuário da Ethernet MAC de baixa latência de 40 e 100 Gbps e função PHY MegaCore

Cyclone® 10 dispositivos

• Guia do usuário do núcleo Ethernet de velocidade tripla IP FPGA
• FPGA guia do usuário do núcleo Ethernet de baixa latência 10 G MAC IP

Diretrizes para a conexão de pinos

Dispositivos Agilex™

• Diretrizes de conexão pin da família de dispositivos Agilex™ 7
• Diretrizes de conexão pin da família de dispositivos Agilex™ 5

Stratix® 10 dispositivos

• Diretrizes de conexão dos pinos da família de dispositivos Stratix® 10 GX, MX, TX, DX e SX

Arria® 10 dispositivos

• Diretrizes de conexão pin da família de dispositivos Arria® 10 GX, GT e SX

Cyclone® 10 dispositivos

• Diretrizes de conexão pin da família de dispositivos Cyclone® 10 GX

Revisão esquemática

Dispositivos Agilex™

• Planilha de revisão esquemática de dispositivo Agilex™ 7
• Planilha de revisão esquemática de dispositivo Agilex™ 5

Stratix® 10 dispositivos

• Planilha de revisão esquemática Stratix® 10 GX, MX, TX e SX

Arria® 10 dispositivos

• Planilha de revisão esquemática Arria® 10 GX, GT e SX

Cyclone® 10 dispositivos

• Planilha de revisão esquemática Cyclone® 10 GX

Diretrizes de projeto da placa

• AN 886: Diretrizes de projeto do dispositivo Agilex™ 7
• Guia do usuário do Gerenciamento de Energia Agilex™ 7
• Diretrizes de design de integridade de sinal de interface serial de alta velocidade da família de dispositivos Agilex™ 7
• AN 910: Diretrizes de design de rede de distribuição de energia Agilex™ 7
• Guia do usuário do Agilex™ 5 Power Management
• Diretrizes de projeto de PCB FPGAs e SoCs Agilex™ 5 (HSSI, EMIF, MIPI, True Differential, PDN)
• Diretrizes de design de rede de distribuição de energia Agilex™ 5
• Teste de layout da placa
• AN 766: Dispositivos Stratix® 10, Diretrizes de design de layout de interface de sinal de alta velocidade
• AN 875: Diretrizes de projeto de PCB Stratix® 10 E-Tile
• AN 114: Diretrizes de projeto de placas para pacotes de dispositivos programáveis
• AN 613: Considerações de projeto em pilha de PCB para FPGAs

Estimador de consumo de energia inicial

• Estimador de consumo de energia inicial (EPE) e Analisador de consumo de energia
• AN 750: Usando a ferramenta PDN FPGA para otimizar seu projeto de rede de entrega de energia
• Guia do usuário da ferramenta de distribuição de energia específica do dispositivo (PDN) 2.0

Diretrizes de energia térmica

• AN 787: Modelagem e gerenciamento térmicos Stratix® 10

Diretrizes de sequenciamento de energia

• AN 692: Considerações de sequenciamento de potência para dispositivos Agilex™ 7, Stratix® 10, Arria® 10 e Cyclone® 10 GX

Dispositivos Agilex™ 7

• Hard IP do bloco E para dispositivos Ethernet Agilex™
  • Guia do usuário do exemplo de projeto FPGA IP
• IP Ethernet de velocidade tripla
• Guia do usuário do exemplo de projeto do Tile F Ethernet de velocidade tripla FPGA IP
• Ethernet 10 G IP
  • Guia do usuário do exemplo de projeto Ethernet de baixa latência de 10 G MAC FPGA IP F-Tile
• Ethernet 25 G IP
  • Guia do usuário do exemplo de projeto Ethernet 25 G F-Tile FPGA IP
• Tile F Ethernet Hard IP
  • Guia do usuário do exemplo de projeto do F-Tile Ethernet FPGA Hard IP
  • Guia do usuário do exemplo de projeto de reconfiguração dinâmica F-Tile

Stratix® 10 dispositivos

• Ethernet de velocidade tripla
  • AN830: FPGA Ethernet de velocidade tripla e design de referência de chip PHY integrado
• Ethernet de 1 G/2,5 G
  • Exemplo de projeto Ethernet 1 G/2,5 G para Stratix® 10
• Ethernet 10 G
  • FPGA IP para guia do usuário de exemplo de projeto MAC Ethernet de baixa latência de 10 G
• Ethernet 40 G
  • FPGA IP para guia do usuário de exemplo de projeto Ethernet de baixa latência de 40 Gbps
• Hard IP Tile H FPGA para Ethernet
  • Guia do usuário do exemplo de projeto
• Ethernet 100 G
  • IP FPGA para guia do usuário de exemplo de projeto Ethernet de baixa latência de 100-Gbps
• Hard IP do bloco E para Ethernet Stratix® 10
  • Guia do usuário do exemplo de projeto FPGA IP

Arria® 10 dispositivos

• Ethernet de velocidade tripla
  • AN647: Design de referência de Ethernet de velocidade tripla de porta única e chip PHY integrado
  • AN-744: Design de referência Ethernet de velocidade tripla escalável para dispositivos Arria® 10
  • Arria® Ethernet de velocidade tripla e exemplo de projeto PHY nativo
  • Arria® Ethernet de velocidade tripla com exemplo de projeto PHY IEEE 1588v2 e PHY nativo
• Ethernet 10 G
  • AN 699: Usando o kit de ferramentas de design Ethernet FPGA
  • AN794: Design de referência Ethernet de baixa latência de 10 G MAC Arria® 10 G e XAUI PHY
  • AN 701: MAC Ethernet de baixa latência escalável de 10 G usando PHY Arria® 10 1 G/10 G
  • AN 838: Interoperabilidade entre Arria® solução Ethernet NBASE-T 10 com projeto de referência Ethernet Aquantia PHY
  • Exemplo de projeto Ethernet multi-velocidade de 10 M-10 G escalável com SoC Arria® 10
  • ARRIA® 10 MAC Ethernet escalável 10 G + PHY nativo com exemplo de projeto IEEE 1588v2

Ferramentas

Inspetor de links Ethernet de dispositivos Stratix® 10

O Ethernet Link Inspector consiste em duas sub-ferramentas:

1. Link Monitor (Monitor de link) - permite que você monitore continuamente a integridade das ligações Ethernet entre o dispositivo Stratix® 10 e o parceiro de link. Alguns dos principais recursos que você pode monitorar são: Resumo do status do link (bloqueio de CDR, frequência recuperada da RX, bloqueio de alinhamento de vias etc.) Estatísticas de pacote MAC, estatísticas de FEC etc.
2. Análise de link — permite que você tenha transparência na sequência de ativação do link (como Negociação automática, Treinamento de link etc.) ou qualquer outro evento capturado no arquivo Analisador lógico Signal Tap. Configure e capture o arquivo analisador de lógica signal tap para um determinado evento e, em seguida, use a Análise de link para importar o evento capturado & estudo Stratix® comportamento de 10 durante esse evento.
   

Para acessar o Ethernet Link Inspector para uma versão específica do software Quartus®, consulte a tabela abaixo.

• Para o modelo de uso de suporte de dispositivos e IP, consulte a seção "Núcleos IP e dispositivos com suporte 1.2" no guia do usuário do Ethernet Link Inspector relevante.

Notas de versão do núcleo de propriedade intelectual (IP)

Dispositivos Agilex™

• Notas de versão do Tile E Hard IP para Ethernet

Stratix® 10 dispositivos

• Notas de versão do núcleo Ethernet de velocidade tripla IP FPGA
• FPGA notas de versão de núcleo MAC IP Ethernet de baixa latência de 10 G
• Notas da versão Stratix® 10 10GBASE-KR PHY
• Notas de versão de núcleo Tile H Stratix® 10 Hard IP para núcleo Ethernet IP
• Notas de versão de núcleo IP Ethernet 40 Gbps de baixa latência de 40 Gbps Stratix®
• Notas de versão de núcleo IP Ethernet 10 de baixa latência de 100 Gbps Stratix®
• Notas de versão Tile E Stratix® 10 Hard IP para Ethernet FPGA IP

Arria® 10 dispositivos

• Notas de versão do núcleo Ethernet de velocidade tripla IP FPGA
• FPGA notas de versão de núcleo MAC IP Ethernet de baixa latência de 10 G
• Notas de versão de versão 1G/10G e Ethernet Backplane 10GBASE-KR PHY
• Notas de versão de núcleo Ethernet multitaxa PHY IP de 1 G/2,5 G/5 G/10 G
• Notas de versão do núcleo Ethernet 25 G IP
• Notas de versão do núcleo IP Ethernet 40 Gbps de baixa latência
• Notas de versão do núcleo IP Ethernet de baixa latência de 100 Gbps

Cyclone® 10 dispositivos

• Notas de versão do núcleo Ethernet de velocidade tripla IP FPGA
• FPGA notas de versão de núcleo MAC IP Ethernet de baixa latência de 10 G

Guias de análise de árvore de falha

• Guia de análise de árvore de falha para problema de corrupção de dados MAC de baixa latência de 10 G

Soluções da base de conhecimento

Dispositivos Agilex™

• Pesquise a base de conhecimentos (IP FPGA para FPGAs Agilex™ e FPGAs SoC)

Stratix® 10 dispositivos

• Pesquise a base de conhecimento (IP FPGA para Ethernet de velocidade tripla)
• Pesquise a base de conhecimento (IP FPGA para MAC Ethernet de baixa latência de 10 G)
• Pesquise a base de conhecimentos (IP FPGA para PHY Ethernet de 1 G/2,5 G/5 G/10 G)
• Pesquisar a base de conhecimentos (IP FPGA para Ethernet 25 G)
• Pesquise a base de conhecimento (IP FPGA para Ethernet de 40 Gbps de baixa latência)
• Pesquise a base de conhecimento (IP FPGA para Ethernet de baixa latência de 100 Gbps)

Arria® 10 dispositivos

• Pesquise a base de conhecimento (IP FPGA para Ethernet de velocidade tripla)
• Pesquise a base de conhecimento (IP FPGA para MAC Ethernet de baixa latência de 10 G)
• Pesquise a base de conhecimento (IP FPGA para 1 G/10 G e Ethernet Backplane 10GBASE-KR PHY)
• Pesquise a base de conhecimentos (IP FPGA para PHY Ethernet de 1 G/2,5 G/5 G/10 G)
• Pesquisar a base de conhecimentos (IP FPGA para Ethernet 25 G)
• Pesquise a base de conhecimento (IP FPGA para Ethernet de 40 Gbps de baixa latência)
• Pesquise a base de conhecimento (IP FPGA para Ethernet de baixa latência de 100 Gbps)

Cyclone® 10 dispositivos

• Pesquise a base de conhecimento (IP FPGA para Ethernet de velocidade tripla)
• Pesquise a base de conhecimento (IP FPGA para MAC Ethernet de baixa latência de 10 G)

FPGA treinamento técnico

• Catálogo de treinamento técnico