Centro de suporte para PCI Express* IP
O centro de suporte para PCI Express* (PCIe*) fornece orientações de projeto. Você encontrará recursos organizados pelas categorias que se alinham com um fluxo de projeto do sistema PCIe.
O centro de suporte para IP PCI Express (PCIe*) fornece informações sobre como selecionar, projetar e implementar links PCIe. Há também diretrizes sobre como criar o seu sistema e depurar os links de PCIe. Esta página é organizada em categorias que se alinham com um fluxo de projeto de sistema PCIe do início ao fim para o SoC Agilex™ 7, e Agilex™ 5, SoC Stratix® 10, SoC Arria® 10, SoC Cyclone® 10 GX, SoC Cyclone® 10 LP, SoC Arria® V e dispositivos SoC Cyclone® V.
Obtenha suporte adicional para o projeto de protocolo de interface FPGA Agilex™ 7, e o projeto de protocolo de interface FPGA Agilex™ 5, jornadas guiadas passo a passo para fluxos de desenvolvimento padrão que acompanham os principais recursos críticos e documentação.
Para outros dispositivos, pesquise nas Coleções de Suporte de Dispositivos e Produtos.
1. Seleção de dispositivos
FPGA família de dispositivos
Consulte as tabelas na página FPGA IP para PCIe* para suporte de dispositivos para o número de blocos PCI Express IP reforçados e suporte para configurações de dispositivos e recursos para entender o suporte de PCIe para FPGAs.
Você pode comparar os dispositivos nas tabelas e selecionar o dispositivo certo para a implementação do sistema PCIe.
2. Guias de usuário e projetos de referência
As soluções PCIe IP abrangem a pilha de protocolo reforçada PCIe, líder em tecnologia Altera®, que inclui as camadas de transação e link de dados; e camada física reforçada, que inclui tanto a conexão de meio físico (PMA) como a subcamada de codificação física (PCS). O PCIe IP Altera® também inclui blocos opcionais, como mecanismos de acesso direto à memória (DMA) e virtualização de E/S de raiz única (SR-IOV). Para obter mais informações, consulte os seguintes guias de usuário:
Guias de usuário IP
Dispositivos Agilex™ 7
Guias do usuário F-Tile IP
- Guia do usuário do FPGA F-Tile Avalon® Streaming IP para PCI Express
- IP de FPGA de streaming AXI para PCI Express*
- Guia do usuário do comutador escalável FPGA IP para PCI Express*
Guias de usuário R-Tile IP
- Guia do usuário do FPGA R-Tile Avalon® Streaming IP para PCI Express
- IP de FPGA de streaming AXI para PCI Express*
- Guia do usuário do comutador escalável FPGA IP para PCI Express*
Guias do usuário P-Tile IP
- Guia do usuário FPGA Tile P Avalon Streaming IP para PCI Express
- Guia do usuário FPGA IP Avalon memória mapeada Avalon P-Tile (Avalon-MM) para PCI Express
- Guia do usuário do DMA multicanal para PCI Express IP
- IP de FPGA de streaming AXI para PCI Express*
- Guia do usuário do comutador escalável FPGA IP para PCI Express*
Dispositivos Agilex™ 5
- Guia do usuário de exemplo de projeto de GTS AXI Streaming FPGA IP para PCI Express*
- Guia do usuário do exemplo de projeto do DMA de coleta dispersa escalável FPGA IP
Stratix® 10 dispositivos
Guias do usuário Tile P
- Guia do usuário FPGA Tile P Avalon-ST Hard IP para PCI Express
- Guia do usuário do FPGA P-Tile Avalon Memory Mapped IP para PCI Express
- Guia do usuário do DMA multicanal para PCI Express IP
- Guia do usuário do comutador escalável FPGA IP para PCI Express*
Guias do usuário H-Tile/L-Tile
- Guia do usuário do DMA multicanal para PCI Express IP
- Guia do usuário do Avalon Memory Mapped (Avalon-MM) Stratix® 10 Hard IP+ for PCI Express Solutions
- Guia do usuário do Hard IP Avalon Memory Mapped (AvalonMM) Stratix® 10 H-Tile/L-Tile para PCI Express
- Guia do usuário da interface de transmissão Avalon de Stratix® 10 (Avalon-ST) e virtualização de E/S de raiz única (SR-IOV) para soluções PCI Express
- Guia do usuário de implementação de configuração via protocolo (CvP) Stratix® 10
Arria® 10 e Cyclone® 10 dispositivos
- Guia do usuário Arria® 10 e Cyclone® 10 GX Avalon memória mapeada (Avalon-MM) para PCI Express
- Guia do usuário da interface DMA do Arria® 10 ou Cyclone® 10 GX Avalon de memória mapeada (Avalon MM) para soluções PCI Express
- Guia do usuário da interface Arria® 10 e Cyclone® 10 GX Avalon-ST para PCI Express
- Guia do usuário Arria® 10 Avalon Streaming (Avalon-ST) com soluções SR-IOV de PCIe
- Reconfiguração parcial do guia do usuário do Quartus® Prime Pro Edition
- Guia do usuário sobre inicialização CvP e reconfiguração parcial via PCI Express do Arria® 10
Guias do usuário do exemplo de projeto
Dispositivos Agilex™ 7
Guias do usuário do exemplo de projeto F-Tile
Guias do usuário do exemplo de projeto R-Tile
Guias do usuário do exemplo de projeto P-Tile
- Guia do usuário do exemplo de projeto do Avalon Streaming FPGA P-Tile (Avalon-ST) para PCI Express
- Exemplo de projeto do FPGA P-Tile Avalon Memory Mapped (Avalon-MM) para PCI Express
- Guia do usuário de exemplo de projeto do DMA multicanal para PCI Express IP
Dispositivos Agilex™ 5
- Guia do usuário de exemplo de projeto de GTS AXI Streaming FPGA IP para PCI Express*
- Guia do usuário do exemplo de projeto do DMA de coleta dispersa escalável FPGA IP
Stratix® 10 dispositivos
Guias do usuário do exemplo de projeto P-Tile
- Guia do usuário do exemplo de projeto do Avalon Streaming FPGA P-Tile (Avalon-ST) para PCI Express
- Exemplo de projeto do FPGA P-Tile Avalon Memory Mapped (Avalon-MM) para PCI Express
- Guia do usuário de exemplo de projeto do DMA multicanal para PCI Express IP
Guias do usuário do exemplo de projeto L/H-Tile
- Guia do usuário de exemplo de projeto do DMA multicanal para PCI Express IP
- Guia do usuário do exemplo de projeto do Stratix® 10 Avalon Streaming (Avalon-ST) IP para PCIe
- Guia do usuário do exemplo de projeto do Stratix® 10 Avalon -MM Hard IP para PCIe
Arria® 10 e Cyclone® 10 dispositivos
- Guia do usuário do exemplo de projeto do Arria® 10 e Cyclone® 10 Avalon-ST Hard IP para PCIe
- Guia do usuário do exemplo de projeto do Arria® 10 e Cyclone® 10 Avalon-MM para PCIe
Notas da versão de IP
Dispositivos Agilex™ 7
- Notas de versão do núcleo P-Tile IP para PCI Express IP
- Notas da versão Tile F Avalon® Streaming FPGA IP para PCIe*
- Notas de versão de núcleo R-Tile FPGA IP para PCI Express* IP
- Notas da versão do DMA multicanal para PCI Express IP
Dispositivos Agilex™ 5
- Notas da versão de GTS AXI Streaming FPGA IP para PCI Express*
- Notas da versão do DMA de coleta dispersa escalável FPGA IP
Stratix® 10 dispositivos
- Notas de versão de núcleo Tile L/H Hard IP para PCI Express IP
- Notas de versão do núcleo P-Tile IP para PCI Express IP
- Notas da versão do DMA multicanal para PCI Express IP
Arria® 10 e Cyclone® 10 dispositivos
Interface PHY para PCI Express (PIPE) usando núcleo PHY IP nativo do transceptor
Você também pode implementar apenas a camada física de PCIe usando o núcleo de PHY IP nativo do transceptor e costurá-lo com as camadas de protocolo restantes implementadas como lógica soft na malha FPGA. Essa lógica suave pode ser seu próprio projeto ou um IP de terceiros.
Saiba mais sobre o núcleo de PHY nativo do transceptor IP no capítulo PIPE dos seguintes guias de usuário:
Stratix® 10 dispositivos
Arria® 10 dispositivos
Cyclone® 10 dispositivos
Projetos de referência
Dispositivos Agilex™ 7
Stratix® 10 dispositivos
- DMA Avalon-MM Gen3x16 com design de referência de memória interna (AN 881)
- DMA de Avalon-MM Gen3x16 com projeto de referência de memória externa (DDR4) (AN 881)
- DMA Avalon-MM Gen3x16 com design de referência HBM2 (AN 881)
- Gen3x16 usando o Avery BFM para simulação (AN 811)
- DMA de Avalon-MM Gen3x8 com memória interna (Wiki)
- DMA de Avalon Gen3x8 com memória DDR3/DDR4 externa (AN 829)
- DMA de Avalon MM Gen3x8 para versão Quartus® herdada (AN 690)
- Reconfiguração parcial sobre o projeto de referência PCI Express da Gen3x8 (AN 819)
Arria® 10 dispositivos
- DMA de Avalon-MM Gen3x8 com memória DDR3 externa (AN 708)
- Design de referência DMA da Avalon-MM Gen3x8 com memória interna (AN 690)
- Como executar o projeto de DMA do Avalon-MM Part1 (vídeo)
- Como executar o projeto de DMA do Avalon-MM Part2 (vídeo)
- Reconfiguração parcial do hardware SoC
- Tutorial de reconfiguração parcial de atualização estática — apenas para dispositivo Arria® 10 GX (AN 817)
- Reconfiguração parcial hierárquica sobre PCIe (AN 813)
- Tutorial de reconfiguração parcial hierárquica — apenas para dispositivo Arria® 10 GX (AN 806)
- Reconfigurando parcialmente um projeto — apenas Arria® dispositivo 10 GX (AN 797)
- Reconfiguração parcial sobre PCIe (AN 784)
- Até a Porta raiz PCIe da Gen2x8 com MSI
Cyclone® 10 dispositivos
Dispositivos legados
Kits de desenvolvimento
Kit de desenvolvimento FPGA Stratix® V GX
- PCIe AVMM com acesso direto à memória (DMA) e interface de memória DDR3
- AN708: Design de referência DMA PCI Express usando memória externa
Kit de desenvolvimento FPGA V GT Arria®
Kit iniciante Arria® V GX
Kit de desenvolvimento FPGA V GT Cyclone®
- PCIe AVMM com DMA e interface de memória em chip
- Gen2x4 AVMM DMA - Cyclone® V
- AVMM PCIe com DMA e interface de memória em chip (driver Linux)
- Gen2x4 AVMM DMA - Arria® V
- Gen2x4 AVMM DMA - Cyclone® V
PCIe com designs de referência de interface de memória em chip
Kit de desenvolvimento FPGA Stratix® V GX
Kit de desenvolvimento FPGA V GT Arria®
Kit de desenvolvimento FPGA V GT Cyclone®
Kit de desenvolvimento de FPGA Stratix® IV GX
Kit de desenvolvimento de FPGA Cyclone® IV GX
Kit de desenvolvimento Arria® II GX FPGA
Outros itens e ferramentas de apoio PCIe
Kit de desenvolvimento FPGA Stratix® V GX
3. Integração IP
Consulte a seção Getting Started e o layout físico do guia do usuário do núcleo IP escolhido. Você pode também se referir aos seguintes documentos para obter detalhes:
Dispositivos Agilex™ 7
Stratix® 10 dispositivos
- Como implementar o PCI Express (PIPE) no Stratix® 10 FPGA seção de transceptores do Stratix® de transceptor PHY L- e H-Tile
- AN 778: Nota de aplicação Stratix® 10 de uso do transceptor
Arria® 10 dispositivos
Cyclone® 10 dispositivos
Vídeos adicionais
Título |
Descrição |
|---|---|
| Introdução ao FPGA P-Tile | As FPGAs Agilex™ série F e Stratix® 10 DX são empacotadas com o bloco de transceptor P-Tile, que implementa os padrões PCI Express* Gen3 e Gen4. Este treinamento é o primeiro passo para aprender a construir uma interface de alta velocidade usando o P-Tile. |
| Introdução ao FPGA R-Tile | Selecione Agilex™ 7 FPGAs são empacotados com o bloco de transceptor R-Tile, que implementa o padrão PCI Express* Gen3, Gen4 e Gen5. Este treinamento é o primeiro passo para aprender como construir uma interface de alta velocidade usando o R-Tile. |
Saiba como configurar seu dispositivo Arria® 10 usando o protocolo PCIe. |
|
Design de referência DMA mestre PCIe Avalon-MM no dispositivo Arria® 10 (Parte 1) |
Saiba como configurar o hardware de projeto de referência DMA pcIe Avalon Memory Mapped (Avalon-MM) em dispositivos Arria® 10 para os sistemas operacionais Linux e Windows a partir deste vídeo da Parte 1. |
Design de referência DMA mestre PCIe Avalon-MM no dispositivo Arria® 10 (Parte 2) |
Saiba como configurar o hardware de projeto de referência do DMA mestre da memória Avalon memory em Arria® 10 dispositivos para Linux e sistemas operacionais Windows a partir deste vídeo da Parte 2. |
5. Depuração
Notas de versão do núcleo de propriedade intelectual (IP)
Dispositivos Agilex™ 7
- Notas de versão do núcleo P-Tile IP para PCI Express IP
- Notas da versão do DMA multicanal para PCI Express IP
Stratix® 10 dispositivos
- Notas de versão do DMA multicanal Stratix® 10 para PCI Express IP
- Notas de versão de núcleo Tile L/H Hard IP para PCI Express IP
- Notas de versão do núcleo P-Tile IP para PCI Express IP
Arria® 10 e Cyclone® 10 dispositivos
Guias de análise de árvore de falha
Diretrizes de posicionamento de recursos da FPGA
6. Recursos adicionais
Migrando para Stratix® 10 dispositivos
Lista dos integradores PCIe-SIG
Para obter informações adicionais, pesquise os seguintes recursos: documentação, cursos de treinamento, vídeos, exemplos de designs e base de conhecimentos.
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