Ethernet de 25G Intel® FPGA IP

Este núcleo IP implementa a especificação Ethernet 25 G e 50 G, versão 1.4 do consórcio Ethernet Gigabit. O núcleo IP inclui uma opção para suportar o transporte unidirectional conforme definido na Cláusula 66 do padrão Ethernet IEEE 802.3-2012. A interface do lado do cliente do controle de acesso de mídia (MAC) para o núcleo IP 25 GbE é uma interface Avalon® streaming (Avalon-ST). Ele mapeia para um transceptor 25,78125 Gbps. O núcleo IP inclui opcionalmente processo de correção de erros (FEC) Reed-Solomon para suporte do cabo de cobre de conexão direta (DAC)

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Ethernet de 25G Intel® FPGA IP

Gráfico FPGA IP

O núcleo Ethernet 25 G Intel FPGA IP com vários recursos opcionais também está disponível como IP rígido nos dispositivos Intel® Stratix® 10 com Tile E. Mais detalhes podem ser encontrados na página Hard IP Tile E para Ethernet.

Recursos

PHY:

  • Lógica de PCS suave que interage perfeitamente com o FPGA Intel® Stratix® 10 25,78125 gigabits por segundo (Gbps) ou transceptores seriais 10,3125 Gbps.
  • Suporte para reconfiguração dinâmica entre as taxas de dados Ethernet de 25,78125 Gbps e 10,3125 Gbps.
  • Processo de correção de erro Reed-Solomon (FEC) opcional.

Controle da estrutura de frame:

  • Suporte para pacotes jumbo, definidos como pacotes maiores do que 1500 bytes.
  • Remoção e controle de passagem do CRC de entrada (RX).
  • Geração e inserção do CRC de transmissão (TX)
  • Opção de passagem preâmbulo RX e TX para aplicações que exigem transferência de informações do gerenciamento do usuário.
  • Preenchimento de frame automático para atender ao comprimento mínimo de frame Ethernet de 64 bytes.

Monitoramento e estatísticas de frame:

  • Verificação e relatório de erro de CRC RX.
  • Checagem de pacotes malformados RX, por especificação IEEE.
  • Contadores de estatísticas opcionais.
  • A sinalização de falhas opcionais detecta e relata falha local e gera falha remota, com suporte para a Cláusula 66 do padrão Ethernet 802.3ba-2012.
  • Transporte unidirecional conforme definido na Cláusula 66 do padrão Ethernet IEEE 802.3-2012.

Controle de fluxo:

  • Cláusula 31 do padrão IEEE 802.3 e controle de fluxo com base em Prioridade de IEEE 802.1Qbb.

Suporte para o protocolo de tempo de precisão:

  • Suporte opcional para o protocolo de sincronização do clock de precisão padrão 158-2008 (1588 PTP). Este recurso suporta a velocidade de operação PHY com uma precisão de registro de tempo constante de ± 3 ns e uma precisão de registro de tempo dinâmica de ± 1 ns.

Depurar e testabilidade:

  • Loopback de PMA serial programável (TX para RX) no transceptor serial para testes autodiagnóstico.
  • Capacidade de inserção de erros TX.
  • Acesso opcional para Alters Debug Master Endpoint (ADME) para depuração de link serial ou monitoramento da integridade do sinal do PHY.

Interfaces do sistema do usuário:

  • Interface de gerenciamento para Avalon® Memory-Mapped (Avalon-MM) para acessar o controle de núcleo IP e os registros de status.
  • A interface de caminho de dados Avalon® Streaming (Avalon-ST) se conecta à lógica do cliente.
  • Latência pronta configurável de 0 ou 3 ciclos de clock para interface Avalon-ST TX.
  • Controle de redefinição de hardware e software.

Status do IP

Status

Produção
Códigos de pedidos

Ethernet de 25G Intel® FPGA IP

IP-25GEUMACPHY (Arria® 10)
IP-25GEUMACPHY (Intel® Stratix® 10) – Sem FEC, sem suporte para PTP
IP-25GEUMACPHYF (Intel® Stratix® 10) – Sem FEC, com suporte para PTP
IP-25GEUMACPHYFC (Intel® Stratix® 10) – Com FEC, sem suporte PTP
IP-25GEUMACPHYFFC (Intel® Stratix® 10) – Com FEC, com suporte para PTP
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