Treinamento conduzido por instrutor: análise de Altera® FPGA de temporização: palestra
726458
2023-07-13
Public
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Descrição
Você aprenderá como restringir e analisar um projeto para temporização usando o Analisador de temporização no software Quartus® Prime Pro v. 22.1. Isso inclui escrever arquivos Synopsys* Design Constraint (SDC), gerando vários relatórios de tempo no Analisador de temporização e aplicando esse conhecimento a um projeto FPGA. Além de aprender os requisitos básicos para garantir que seu projeto atenda ao tempo, você verá como o Analisador de temporização facilita a criação de restrições de tempo para ajudá-lo a atender a esses requisitos. Nota: embora o foco deste curso seja o software Quartus Prime Pro, grande parte do fluxo e restrições são válidas com as versões Standard e Lite do software.
Instruções de uso
Ativos relacionados
Título e descrição
Formato
Idioma
Ação
Instructor-Led Training: Altera® FPGA Timing Analysis: Hands-on Labs
In this class, you will work hands-on labs on a virtual machine to practice your timing analysis skills. Come as you are to the class, no setup is needed. Prior knowledge of timing analysis concepts is required. If you need to learn those, before coming to class, attend the Timing Analysis: Lecture class. There will be a brief review of the SDC constraints starting the labs.