Com o comando Synopsys® Design Constraint (SDC create_generated_clock),você pode criar números arbitrários e profundidades de clocks gerados. Isso é útil nos seguintes cenários. Veja as figuras 1 e 2.
Figura 1. Mostra um circuito simples em que um clock gerado é necessário na saída do registro div2reg.
Os comandos SDC abaixo restringem os clocks no circuito acima.
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the divide by 2 register clock create_generated_clock -add -source clock \ -name div2clock \ -divide_by 2 \ -master_clock clock_name \ [get_pins div2reg|regout]
Faça download do circuito de exemplo create_generated_clock_ex1.qar.
O uso deste design é regido por, e sujeito, aos termos e condições do Contrato de licença de exemplo de projeto Intel®.
Figura 2. Mostra um circuito simples em que um clock gerado é necessário na saída do registro div2reg.
Os comandos SDC abaixo restringem os clocks no circuito acima.
#Constrain the base clock create_clock -add -period 10.000 \ -waveform { 0.000 5.000 } \ -name clock_name \ [get_ports clock] #Constrain the output clock clock create_generated_clock -add -source PLL_inst|inclk[0] \ -name PLL_inst|clk[1] \ -multiply_by 2 \ -master_clock clock_name \ [get_pins PLL_inst|clk[1]]
Faça download do circuito de exemplo create_generated_clock_pll.qar.
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