Este exemplo descreve um design de RAM síncrona de 64 bits x 8 bits com endereços de leitura e gravação separados em VHDL. As ferramentas de síntese são capazes de detectar designs de RAM no código HDL e inferir automaticamente as megafunções altsyncram ou altdpram, dependendo da arquitetura do dispositivo de destino.
Figura 1. Diagrama de memória RAM síncrona de dois clocks de alto nível.
Baixe os arquivos usados neste exemplo:
O uso deste design é regido pelos termos e condições do Contrato de licença de exemplo de projeto Intel®
Tabela 1. Lista de portas de RAM síncrona de clock duplo
Nome da porta |
Tipo |
Descrição |
|---|---|---|
dados[7:0] |
Entrada |
Entrada de dados de 8 bits |
raddr[5:0] |
Entrada |
Entrada de endereço de leitura de 6 bits |
waddr[5:0] |
Entrada |
Entrada de endereço de gravação de 6 bits |
Nós |
Entrada |
Habilitar gravação |
rclk |
Entrada |
Relógio de leitura |
wclk |
Entrada |
Relógio de gravação |
q[7:0] |
Saída |
Saída de dados de 8 bits |