HdL verilog: criando um design hierárquico

Este exemplo descreve como criar um design hierárquico usando Verilog HDL. Este design é idêntico aos exemplos de VHDL, AHDL e hierarquia esquemática. O arquivo top_ver.v é o nível superior, que chama os dois arquivos de nível inferior bottom1.v e bottom2.v.

Para obter mais informações sobre como usar este exemplo em seu projeto, acesse:

vprim.v

top_ver.v 

top_ver módulo (q, p, r, fora);

entrada     q, p, r;     saída;
reg     para fora, intsig;

bottom1 u1 (.a(q), .b(p), .c(intsig));
bottom2 u2(.l(intsig), .m(r), .n(out));

endmodule

bottom1.v

módulo bottom1 (a, b, c);

entrada     a, b;
saída     c;
reg      c;

sempre
comece
     c<=a & b; endmodule

bottom2.v

módulo bottom2 (l, m, n);

entrada     l, m;
saída    n;
reg       n;

sempre
comece
     n<=l | m; endmodule final

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