ID do artigo: 000100437 Tipo de conteúdo: Solução de problemas Última revisão: 03/03/2025

Por que os links de PCI Express nos dispositivos Agilex™ 5 Série E falham no treinamento de link após reinicialização a frio ou falham na recapacitação depois que o clock de referência para o transceptor TX PLL e a CDR são retomados após um...

Descrição

Para proteger um buffer do clock de referência do transceptor contra danos e envelhecimentos, ele é desativado quando não há uma atividade válida do clock no buffer. Depois que o clock de referência for criado e estável no buffer, os usuários precisam ligar o buffer reconfigurando o dispositivo ou executando operações de leitura e gravação para os registros de buffer de clock de referência por meio da interface Avalon® Memory-Mapped.

Para links PCIe em dispositivos Agilex™ 5, os buffers de clock de referência são desativados se os clocks de referência que impulsionam o transceptor TX PLL e CDR ficam indisponíveis antes que a configuração do dispositivo seja iniciada ou seja interrompida durante a operação do link PCIe. Quando o clock de referência se torna disponível, os buffers permanecem desativados sem que os usuários os liguem manualmente. Assim, os links de PCIe não aparecem.

Resolução

Um patch está disponível para corrigir este problema para o software Quartus® Prime Pro Edition versão 24.3.1. Baixe e instale o Patch 1.02fw a partir do link apropriado abaixo.

Este problema será corrigido em uma versão futura do software Quartus® Prime Pro Edition. Com essa correção, consulte buffers de clock que já estão desligados e ativados automaticamente quando o clock de referência estiver disponível.

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