Devido ao recurso de frequência de ajuste automático do FPGA Download Cable II (anteriormente chamado de cabo de download USB Blaster II), a frequência (TCK) é definida para 24 MHz após cada ciclo de energia, mas o projeto do Agilex™ DDR4 FPGA IP limita a frequência JTAG (TCK) a 16 MHz, causando que a instância de fontes e sondas do sistema capture dados incorretos.
Para contornar esse problema, defina o JTAG TCK para 16 MHz antes de executar o teste de projeto de exemplo do FPGA™ DDR4 IP. Depois que a frequência tiver sido configurada corretamente, você pode ignorar com segurança o seguinte aviso ao compilar seu projeto:
Aviso: o projeto de exemplo IP de interface de memória externa está usando restrições de tempo JTAG padrão do jtag_example.sdc. Para corrigir o comportamento correto do hardware, você deve rever as restrições de tempo e garantir que elas reflitam com precisão sua topologia JTAG e a velocidade do clock.