Descrição
A porta rx_cda_reset de entrada do defeito de ALTLVDS_RX não é suportada nos dispositivos Arria® V GX, GT, SX e ST e Cyclone® V, a partir da versão 12.1 do software Quartus® II. O bitslip, também chamado de alinhamento de dados, é definido como a posição de latência zero (reset) afirmando pll_areset.
Observe que o modelo de simulação de RTL não reinicia o bitslip quando pll_areset afirmado. Este é um problema apenas com o modelo de simulação RTL. O modelo de simulação RTL está programado para ser corrigido em uma versão futura do software Quartus II.
Resolução
A latência do bitslip será definida para a posição zero quando pll_areset afirmada na simulação do nível do portão e no hardware.