FPGA de conhecimento
A Intel® FPGA base de conhecimento fornece links para artigos aplicáveis que abrangem uma variedade de FPGA relacionados. Use a navegação à esquerda FILTER BY para refinar sua seleção por família de dispositivos e a versão e edição e versão do Software Intel® Quartus Prime. Instruções adicionais do usuário da página estão localizadas na parte inferior desta página.
9699 Resultados
|
Por que os valores Fmax e de utilização de recursos são diferentes para execuções de compilação idênticas? Devido a um problema no Software Quartus® Prime Pro Edition versão 24.3.1, compilações idênticas podem produzir resultados diferentes. Esse problema ocorre porque o Platform Designer gera incompatibilidade intermitente em arquivos de síntese quando a geração paralela de IP é habilitada e afeta apenas os dispositivos FPGA Agilex™ 7. |
03/11/2025 |
|
Por que a Calculadora de energia e térmica não é atualizada após a exclusão de uma linha? Devido a um problema na versão 24.3 e anterior da Calculadora de energia e térmica (PTC), você poderá ver que excluir uma linha na página do transceptor, PLL, E/S ou NoC não causa uma atualização da porcentagem de recurso usada correspondente relatada. Além disso, se houver um uso excessivo de erro de recursos relacionado a esta entrada, não ficará claro na exclusão dessa linha. |
03/11/2025 |
|
Quais pinos de clock dedicados podem alimentar diretamente os IOPLLs de alimentação de malha nos dispositivos agilex™ 7 FPGA séries F e I? Nos dispositivos Agilex™ 7 FPGA séries F e I, apenas os pinos CLK_[T,B]_*_0 podem impulsionar diretamente IOPLLs de alimentação de malha nos respectivos bancos de E/S. CLK_[T,B]_*_1 pinos podem impulsionar Fabric_feeding IOPLLs no mesmo banco apenas se você selecionar "Refclk source is the global clock" no IOPLL IP. |
03/10/2025 |
|
Erro interno: subsistema: CDB_ATOM, arquivo: /quartus/db/cdb_atom/cdb_atom_sys.cpp, linha: 2109 Devido a um problema na versão 24.3.1 e anterior do Software Quartus® Prime Pro Edition, você pode ver esse erro ao usar os dispositivos Arria® 10 FPGA e a verificação EDCRC é habilitada em um projeto que inclui as atribuições do Por que o EDCRC ou PR falha em determinadas condições ao usar a lógica colocada na linha Y59 em Arria® 10 GX, Dispositivos SX e Cyclone® 10 GX? |
03/10/2025 |
|
Como o dispositivo ZL30733 é controlado no Kit de desenvolvimento de transceptor-SoC Agilex™ 7 FPGA série I? Ao usar o Kit de desenvolvimento do transceptor-SoC Agilex™® 7 FPGA série I, a descrição de como o dispositivo ZL30733 é controlado está errada na seção 4.3. Guia do usuário do clock on-board de controle através do Controlador de clock da FPGA Agilex™ 7 série I do kit de desenvolvimento do transceptor-SoC. O wro |
03/10/2025 |
|
Por que o relatório de comando niosv-bsp Para criar um arquivo de configuração BSP usando o comando niosv-bsp, para o software Quartus® Prime Pro Edition, use o arquivo .qsys como arquivo de entrada, mas para o software Quartus® Prime Standard Edition, use o arquivo sopcinfo como arquivo de entrada. |
03/06/2025 |
|
Por que o processador Nios® V força o Esquema de configuração com inicialização de memória para o FPGA máximo® de 10? Devido a um problema no Software Quartus® Prime Standard Edition versão 23.1, você pode ver um erro abaixo ao utilizar imagem compactada dupla como o modo de configuração interna do projeto do processador Nios® V no max® 10 FPGA |
03/06/2025 |
|
Por que a largura da porta pma__clk no GTS JESD204B IP não corresponde à largura da porta pma__clk no GTS Reset Sequencer IP? Devido a um problema na versão 24.3 do Software Quartus® Prime Pro Edition, quando o número de vias por dispositivo conversor L no editor de parâmetro GTS JESD204B IP é definido como L = 6 ou L = 8, a porta pma__clk tem uma largura de 1 bit no código de HDL gerado. No entanto, para L = 6 ou L = 8, o GTS Reset Sequencer IP requer uma largura de porta pma__clk de 2 bits, o que causará uma incompatibilidade de largura de porta entre as duas portas. |
03/06/2025 |
|
Por que os links de PCI Express nos dispositivos Agilex™ 5 Série E falham no treinamento de link após reinicialização a frio ou falham na recapacitação depois que o clock de referência para o transceptor TX PLL e a CDR são retomados após um... Para proteger um buffer do clock de referência do transceptor contra danos e envelhecimentos, ele é desativado quando não há uma atividade válida do clock no buffer. Depois que o clock de referência for criado e estável no buffer, os usuários precisam ligar o buffer reconfigurando o dispositivo ou executando operações de leitura e gravação para os registros de buffer de clock de referência por meio da interface Avalon® Memory-Mapped. Para links PCIe em dispositivos Agilex™ 5, os buffers de clock de referência são desativados se os clocks de referência que impulsionam o transceptor TX PLL e CDR ficam indisponíveis antes que a configuração do dispositivo seja iniciada ou seja interrompida durante a operação do link PCIe. Quando o clock de referência se torna disponível, os buffers permanecem desativados sem que os usuários os liguem manualmente. Assim, os links de PCIe não aparecem. |
03/03/2025 |
|
Por que há um erro de teste de histograma vazio ou erro de precisão nos transceptores F-Tile ao executar ethernet 50 G com PTP habilitado, tanto usando condições FEC como nenhuma FEC? O sincronizador de vetor não passa os valores de entrada para a saída se eles permanecerem os mesmos. Quando uma redefinição de caminho de dados sem redefinir o espaço de configuração é realizada e o valor de entrada permanece o mesmo, a saída permanece presa aos valores de redefinição, fazendo com que o sincronizador vetorial não passe os valores de entrada para a saída. A saída de não receber o valor necessário desencadeou a "async_pulse" de pulso no momento errado, resultando em uma precisão de erro PTP de até 400 segundos. |
02/27/2025 |
|
Por que as versões 24.2 e 24.3 do software Quartus® Prime Pro Edition falham ao projetar IPs Ethernet multitaxa consistindo em transceptores FHT F-Tile usando 5 ou 6 perfis? A redefinição de modo de via e os parâmetros analógicos não são corretamente atualizados após cada iteração no fluxo do usuário. Isso leva à falha em projetos com mais de 5 perfis de transceptores F-Tile FHT, uma vez que os valores de parâmetro analógico não são atualizados e o modo de via não muda. |
02/27/2025 |
|
Por que meu projeto falha no hardware quando as ENFORCE_CLK_ENABLE_INFERENCING_IN_M20KS estão definidas como ON (Valor padrão)? Devido a um problema na versão 24.3 e 24.3.1 do Software Quartus® Prime Pro Edition, você pode ver que os dados gravados em uma RAM M20K estão incorretos no hardware. Esse problema ocorre quando a ENFORCE_CLK_ENABLE_INFERENCING_IN_M20KS é definida como ON (Valor padrão), o tipo de RAM é M20K e o RTL para o sinal de habilitação de gravação é codificado como multiplexador |
02/27/2025 |
|
Por que encontro erros de configuração com o Secure Device Manager ao usar o Macronix Flash? Alguns dispositivos Macronix Flash exigem uma duração mais longa para que o Reset# de inicialização permaneça alto antes que o CS# fique baixo. No entanto, o SDM (Secure Device Manager) não atende a esse requisito de temporização durante a inicialização, fazendo com que o flash entre em um estado anormal e não se comunique com o FPGA. |
02/20/2025 |
|
Qual é a definição do parâmetro Devido a um problema na versão 24.3.1 do Software Quartus® Prime Pro Edition e anteriores, você observará que a GUI IP de clocks PLL do sistema e de referência F-Tile possui o seguinte parâmetro analógico: "Selecione A configuração PLL comum FHT". Não há documentação nesse parâmetro interno e ele não deve ser exposto na INTERFACE gráfica do usuário. |
02/13/2025 |
|
As informações de desempenho de E/S para pinos de E/S de terminação única estão disponíveis nos arquivos de pinamento FPGA MAX®10? Não, devido a um problema nos arquivos de pinout para todos os dispositivos FPGA MAX®10, as informações sobre o desempenho de E/S para pinos de terminação única não estão disponíveis. |
02/12/2025 |
|
As informações de desempenho de E/S nos arquivos de pinout do pacote MAX®10 FPGA F256 estão corretas? Não, devido a um problema nos arquivos de pinout e no Software Quartus® Prime Standard Edition para dispositivos de pacotes MAX®10 FPGA F256, as informações sobre o desempenho de E/S para pinos de terminação única não estão disponíveis. |
02/12/2025 |
|
Por que o acesso inalinhado de transações anteriores à D2H ST não pode ser transmitido completamente pelo DMA DMA escalável de coleta dispersa? Devido a um problema no Software Quartus® Prime Pro Edition versão 24.3.1 e anteriores, o acesso inalignado de transações DMA DMA de ritmo único back-to-back pode não ser transmitido completamente pelo IP DMA de Scatter-Gather escalável. Como resultado, a porta do dispositivo pode ser suspensa e é necessária uma reinicialização suave para retomar transações subsequentes. |
02/10/2025 |
|
Por que há terminação antecipada relatada no descritor do D2H ST responder pelo IP DMA de coleta dispersa escalável, mesmo que a transação esteja concluída? Devido a um problema na versão 24.3 do Software Quartus® Prime Pro Edition, o status da terminação antecipada pode ser relatado no descritor do D2H ST responder pelo DMA DMA escalável de Scatter-Gather após um evento de reinicialização suave. Embora as transações DMA possam ser concluídas com sucesso, a rescisão precoce incorreta pode ser observada de forma intermitente. |
02/10/2025 |
|
Por que o comprimento definido no descritor do respondente por IP de DMA de coleta dispersa escalável é diferente em comparação com o comprimento de transferência real das transações de streaming H2D? DMA IP e o comprimento de transferência real de transações H2D Streaming. Este problema faz com que o valor informado no descritor responder seja diferente, embora o número real de bytes enviados esteja correto. |
02/10/2025 |
|
Por que vejo valores de data e hora incorretos no descritor do respondente durante a transferência de fluxo H2D do DMA de coleta dispersa escalável? Devido a um problema no Software Quartus® Prime Pro Edition versão 24.3.1 e anteriores, valores de registro de tempo incorretos podem ser relatados no descritor do responder de transmissão H2D do IP DMA escalável de Scatter-Gather. Este problema ocorre quando o FIFO do timestamp ptp interno está transbordando. |
02/10/2025 |
Results 1-20 of 9,699
Pesquise dicas para encontrar artigos
Procurando por um problema específico |
Pesquisando pela edição e versão do software Intel® Quartus Prime que você está usando |
|---|---|
|
|
O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.