Há um bug no UniPHY DDR3 IP que incorretamente permite que uma configuração para um dispositivo de memória DDR3 de 8Gbit de chip único com 16 linhas, 11 colunas e 3 bits de endereço bancário seja gerada para os controladores de memória física Arria® V e Cyclone® V Cyclone® V.

As maiores configurações de capacidade do dispositivo DDR3 suportadas são as seguintes:

Controlador de memória física e controlador de memória HPS: 4Gbit por chip select com uma configuração de endereço de 16 linhas, 10 colunas e 3 bits de banco.

Controlador lógico: seleção de 8Gbit por chip com configuração de endereço de 16 linhas, 11 colunas e 3 bits de banco.

Para mais informações sobre as configurações físicas e compatíveis com o controlador de memória do HPS do Arria® V, consulte a Tabela 7-17: Recursos do controlador de memória física Arria® V no manual do Arria V e consulte a Tabela 11-1: Opções de memória de interface do controlador do SDRAM no Manual de referência técnica do sistema do processador rígido do Arria V.

Para mais informações sobre as configurações físicas e compatíveis com o controlador de memória do HPS Cyclone® V, consulte a Tabela 6-14: Recursos do controlador de memória física Cyclone® V no manual do Cyclone V e consulte a Tabela 11-1: Opções de memória de interface do controlador do SDRAM no Manual de referência técnica do sistema do processador rígido do Cyclone V.