Por que a Cyclone® 10 DDR3 IP emif_usr_clk frequência simula imprecisamente?

Devido a um problema com o Cyclone® 10 DDR3 IP, o projeto de exemplo gerado simula a frequência do emif_usr_clk de forma imprecisa.

Por exemplo, se o projeto de exemplo for definido com uma frequência de clock de memória = 533,33 MHz, taxa de clock da lógica do usuário = Trimestre e a PLL_refclk = 133,33 MHz, a emif_usr_clk esperada deve simular a 133,33 MHz.

No entanto, você pode observar a emif_usr_clk a 7,52ns = 133 MHz no visualizador de forma de onda da simulação.

A solução alternativa é editar manualmente o arquivo de projeto da simulação (por exemplo, o caminho do diretório pode parecer com o seguinte: /emif_c10_0_example_design/sim/ip/ed_sim/ed_sim_emif_c10_0/altera_emif_c10_180/sim/ed_sim_emif_c10_0_altera_emif_c10_*_*.v).

No exemplo abaixo, procure os parâmetros e edite-os para o valor de período correto para corresponder à frequência desejada.

1445: . PLL_VCO_FREQ_MHZ_INT (533),

1446: . PLL_VCO_TO_MEM_CLK_FREQ_RATIO (1),

1447: . PLL_PHY_CLK_VCO_PHASE (2),

1448: . PLL_VCO_FREQ_PS_STR ("1876 ps"),

1449: . PLL_REF_CLK_FREQ_PS_STR ("7504 ps"),

1450: . PLL_REF_CLK_FREQ_PS (7504),

1451: . PLL_SIM_VCO_FREQ_PS de 1880),

1452: . PLL_SIM_PHYCLK_0_FREQ_PS (3760),

1453: . PLL_SIM_PHYCLK_1_FREQ_PS (7520), //exemplo: mude esse valor de 7520 para 7500

1454: . PLL_SIM_PHYCLK_FB_FREQ_PS (7520), //exemplo: mude esse valor de 7520 para 7500

1455: . PLL_SIM_PHY_CLK_VCO_PHASE_PS de pedidos (470),

1456: . PLL_SIM_CAL_SLAVE_CLK_FREQ_PS (7520), //exemplo: mude esse valor de 7520 para 7500

1457: . PLL_SIM_CAL_MASTER_CLK_FREQ_PS (7520), //exemplo: mude esse valor de 7520 para 7500

Depois de salvar os parâmetros editados, execute novamente a simulação para refletir a frequência correta.