Núcleo de Ethernet de baixa latência 100 G MAC e PHY Intel® FPGA IP

Visão geral

A Intel® oferece flexibilidade máxima, escalabilidade e configurabilidade com o núcleo Ethernet de baixa latência Intel® FPGA IP de 100 G direcionado para infraestrutura de rede e data centers. O núcleo Ethernet de baixa latência Intel® FPGA IP de 100 G está em conformidade com o padrão IEEE 802.3ba-2010, inclui um controle de acesso de mídia (MAC), PHY, subcamada de codificação física (PCS), conexão de meio físico (PMA) e um bloco opcional de correção de erros avançado (FEC). Inclui também suporte de protocolação do IEEE 1588v2 e a capacidade de impulsionar backplanes em FPGAs Intel® Stratix® e Intel® Arria®. Este IP pode ser usado para interfaces de chip-a-chip usando interconexão de cobre ou módulos de transceptor ópticos.

Recursos

• O núcleo IP é projetado para o padrão Ethernet de alta velocidade IEEE 802.3ba-2010, disponível no site IEEE (www.ieee.org). O MAC oferece processamento de cut-through frame para otimizar a latência, suporta a velocidade de linha completa com um comprimento de frame de 64 bytes e tráfego consecutivo ou de comprimento misto sem perda de pacotes. Todas as variações de núcleo de Ethernet de baixa latência Intel® FPGA IP de 100G incluem componentes MAC e PHY full duplex e oferecem os seguintes recursos:

Recursos PHY:

• Lógica de PCS soft que interage perfeitamente com os transceptores seriais FPGA Intel® Stratix® 10 de 25,78125 Gbps
• Interface externa CAUI composta em quatro vias de transceptor serial rígido FPGA operando em 25,78125 Gbps
• Correção de erro de avanço do Reed-Solomon opcional — RS(528,514) FEC
• Suporte para protocolo de Autonegociação/Treinamento de link (AN/LT)

Recursos de controle de estrutura de frame:

• Suporte para pacotes jumbo
• Controle de passagem de verificação de redundância cíclica (CRC) TX e RX
• Geração e inserção de CRC TX opcional
• Opções de passagem preâmbulo RX e TX para aplicações que exigem transferência proprietária de informações de gerenciamento de usuário
• Preenchimento de frame automático TX para atender ao comprimento mínimo de frame Ethernet de 64 bytes

Monitoramento e estatísticas de frame:

• Verificação e relatório de erro CRC RX
• Verificação SFD estrita RX opcional de acordo com a especificação IEEE
• Checagem de pacotes malformados RX, de acordo com especificação IEEE
• Indicação do tipo de frame de controle recebida
• Contadores de estatísticas opcionais
• Sinalização de falha opcional: relata falha local e gera falha remota (padrão Ethernet IEEE 802.3ba-2012, Cláusula 66)

Controle de fluxo:

• Operação de controle de fluxo Ethernet opcional usando os registros de pausa ou interface de pausa (IEEE 802.3, Cláusula 31)
• Controle de fluxo baseado em prioridade opcional que usa os registros de pausa para controle detalhado (padrão IEEE 802.1Qbb-2011, Emenda 17)
• Controle de filtragem de frame de pausa

Recursos de depuração e testabilidade:

• Loopback de PMA serial opcional (TX para RX) no transceptor serial para testes de autodiagnóstico
• A capacidade de inserção de erro TX suporta teste e depuração
• Acesso opcional ao terminal de depuração master (ADME) Intel® FPGA para depuração ou monitoramento da integridade do sinal PHY

Interfaces do sistema do usuário:

• Interface de gerenciamento para Avalon® Memory-Mapped (Avalon-MM) para acessar o controle de núcleo IP e os registros de status
• A interface de datapath Avalon-ST conecta-se à lógica do cliente com o início do frame no byte mais significativo (MSB). A largura de dados de interface de 512 bits garante a taxa de dados, apesar deste alinhamento de SOP de interface do cliente RX e opção de passagem de preâmbulo RX e TX
• Controle de redefinição de hardware e software

Para uma especificação detalhada do protocolo Ethernet, consulte o Padrão Ethernet de alta velocidade IEEE 802.3ba-2010.